【聚焦】800G以太网即将即将来临，设计挑战如何破？

s 2x200G，8x25G SerDes 数据链路层（包含 MAC层和逻辑上链路控制 (LLC) 层）提供者路由到路由之间数据以太网的这样一来联接。除了流量控制内外，MAC还检视来自网段的数据无损。MAC也提供者 200G/400G/800G 数据电导率以及 10M 至 100G 的较较低平以外速度。MAC 系统建筑设计附加也同构上面提到的PCS系统建筑设计附加。

IPv系统建筑设计的建筑设计再考虑事项

从上述附加的存量可以显露出，IPv的的常用场景是非常适合于和独特的。例如，对于以 100 Gbps线电导率运行的 51.2T IPv路由器，我们注意到IPv至少可以选用三种完全相同的系统建筑设计，如由此可知 3 示意图。

由此可知 3：完全相同IPv系统建筑设计的与此系统性研究课题

系统建筑设计1—单裸片计划：这是 512 条 100G SerDes 出口处，放置在单个裸片的所有大块上，选用 128 个最比较简单的 x4 112G 收纳要用途 (LR) SerDes 和一个四路或三路 PCS Brown MAC。要再考虑的诱因包含可用的大块和不太可能的的建筑设计规划，以保证最佳接入、MAC/PCS 的建筑设计和简而言之逻辑电路收敛可行性。

系统建筑设计2—双裸片计划：这是一个双可折叠实现，通过 112G 的大较长距离 (XSR) SerDes 通到。每片包含 64 个800G 一组，单个一组应用软件 x4 112G LR SerDes 和四路或三路 PCS Brown MAC。多可折叠实现的缺点是上升了可用的大块，并且每个裸片的良率比单裸可折叠的较低。

系统建筑设计3 —小芯片计划：这是由收纳薄层的112G XSR SerDes 通到到八个随之而来薄层的最比较简单。每个随之而来薄层由 16 个 x4 112G LR SerDes 最比较简单和四路或三路 PCS Brown MAC 组成。缺点在于收纳薄层可以常用越来越精密的陶瓷路由，而随之而来薄层可常用较据说但越来越萌芽的陶瓷路由。

对于系统建筑设计 3，无论小芯片 (chiplet) 为 1.6T（32 个最比较简单的 4 个 x4 112LR）、3.2T（16 个最比较简单的 4 个 x4 112LR ）还是 6.4T（8 个最比较简单的 4 个 x4 112LR），都只能尝试各种完全相同的应用程序界定解决计划。此内外，还只能再考虑参考偏移接入。

同时，务必要再考虑封装讯号的建筑设计和出线研究课题，以依赖于串扰规范、相结合主机板用电互联网和分派主机板明晰性仿真，所有这些都为了保证各薄层的性能一致。

除上述诱因内外，薄片是另一个须要再考虑诱因。薄片涉及到对应用程序界定顺利完成假设性数据分析来优解构薄层大块利用，还包含常用从 RTL 到 GDS 明晰建筑设计报表的外侧和后端应用软件临时工。明晰的建筑设计报表只能知晓 SerDes、PCS 和 MAC 的系统性建筑设计专业知识，以及与 EDA 工具密切协作，以翻倍签核新标准。

新科技公司技提供者400G/800GIPvIP

为了提高效率，比较简单建筑设计临时工并缩较长上市时之间，建筑服装设计只能常用经过应用软件并验证的 400G/800G MAC、PCS 和 56G/112G SerDes。如果由具备MAC、PCS 和 SerDes 机制、系统建筑设计和实施所即可专业知识和专业专业知识的建筑服装设计分派应用软件，则接口延后和主机板优解构可能会变得越来越加比较简单。

在这方面，新科技公司提供者由MAC、PCS 和 PMA/PMD IP 组成的应用软件 200G/400G/800G IPv解决计划。MAC 符合 IEEE 新标准，可系统建筑设计以为了让轻量算出 (HPC)、AI 和互联网 SoC 的即可求。DesignWare® 56G 和 112G PHY IP 经过硅验证，适常用多种精密 FinFET 陶瓷，并在性能边际的情况下提供者表彰的 BER。

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来源：半导体企业观察

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